Микропроцессор Zilog Z80 (КР1858ВМ1) является самым совершенным 8-разрядным микропроцессором. Он лишен недостатков микропроцессора Intel 8080A (КР580ВМ80А), понимает все его комманды и имеет свои. Но имеет отличную от него цоколевку, логику подключения. Z80 требует одного источника питания (+5В), встроенную логику тактирования (один внешний тактовый генератор), встроенную логику регенерации динамической памяти, немаскируемые и три режима маскируемых прерываний.

      Регистры общего назначения и флаги дублированы. Имеются два индексных регистра, возможна индексная адресация памяти. Возможно дополнение вектора прерывания до 2-х байтного (режим 2), т.е. поместить обработчик в любое место в памяти.

      Все машинные циклы Z80 состоят из 3-х или 4-х тактов. Некоторые команды всегда (автоматически) вставляют такты ожидания, например, подтверждение прерывания и обращение к портам. Такты ожидания вставляются между 2-м и 3-м тактами. Команды Z80 включают от одного до 6-ти машинных циклов.

      4.1. Машинный цикл загрузки кода команды (М1).

      Загрузка кода команды идентифицируется установкой выхода M1 в состояние низкого уровня в течение тактов T1 и T2. Шина данных свободна. Содержимое счетчика адреса команд выдается на шину адреса в начале цикла и остается стабильным в течение T1 и T2. Физически загрузка кода команды - это цикл чтения из памяти. Поэтому управляющие сигналы /MREQ и /RD переводятся в состояние низкого уровня, это происходит на середине T1, когда состояние адресной шины стабилизировалось и их падающие фронты могут быть использованы для выбора устройств памяти и стробирования выдачи ими данных. Процессор считывает данные с шины по переднему фронту такта T3. Такты T3 и T4 используются процессором для внутренних операций, а так же регенерации памяти. Как только заканчивается чтение памяти на A0-A6 выдается содержимое счетчика регистра регенерации, этот адрес остается на шине до окончиния T4. Поскольку регенерация является операцией доступа к памяти сигнал /MREQ переводится в состояние низкого уровня, однако вместо /RD он тактируется сигналом /RFSH. Таким образом схема управления памятью упреждается от попытки чтения в цикле регенерации.

      4.2. Цикл чтения данных из памяти и цикл записи данных в память.

      Схема интерфейса памяти реагирует на цикл загрузки кода (M1) и на цикл чтения данных из памяти совершенно одинаково. Однако в этих циклах есть принципиальная разница. Она заключается в том, что данные читаются процессором с шины по по заднему (а не переднему) фронту тактовой частоты на такте T3 (т.е. в середине а не начале T3). Кроме того, обычный цикл чтения памяти состоит из 3-х (а не 4-х) тактов.

      Процессор проверяет состояние входа /WAIT по заднему фронту тактовой частоты на такте T2. Если он обнаруживает на этом входе низкий уровень, он немедленно переходит в состояние ожидания. Как только процессор обнаружит по очередному заднему фронту тактов высокое состояние на этом входе, он начнет такт T3 с ее следующего переднего фронта. Состояние входа /WAIT процессор проверяет только на такте T2 и на тактах ожидания. В состоянии ожидания процесс регенерации памяти приостанавливается.

      4.3. Циклы ввода-вывода.

      Циклы ввода-вывода имеют, автоматически вставленный, такт ожидания. При этом если его не достаточно, то можно попросить подождать еще.

      Важным отличием от циклов обращения к памяти является чтение данных процессором (и запись) по окончании T3, а не в его середине.

      Ничто не препятствует обращениям к устройствам ввода-вывода в адресном пространстве памяти. Но придется учитывать быстроодействие устройств и вставлять (если нужно) такты ожидания.

      4.4. Цикл захвата шины.

      Z80 по переднему фронту тактовой частоты на последнем такте каждого машинного цикла опрашивает вход /BUSRQ. Обнаружив на нем низкий уровень процессор со следующего такта освобождает шины адреса, данных, трехстабильные выходы и выдает подтверждение низким уровнем /BUSAK. Далее по каждому переднему фронту тактовой частоты продолжает проверяться состояние входа /BUSRQ. Как только на нем будет обнаружен высокий уровень процессор сменит уровень /BUSAK на высокий и со следующего такта начнет выполнять новый машинный цикл.

      При использовании захватов шины следует учитывать, что процесс регенерации во время длительного захвата, захватившее шину устройство должно выполнять самостоятельно.

      4.5. Маскируемые прерывания.

      Сигнал запроса прерывания INT опрешивается процессором на переднем фронте тактовой частоты в последнем такте каждого цикла выполнения команды (а не M1). Запрос прерывания будет игнорирован если:
- прерывания запрещены программой;
- сигнал /BUSRQ имеет низкий уровень (у нее выше приоритет).
Если маскирующие условия не выполнены, процессор подтверждает прерывание, выставив низкий уровень на /M1 и /IORQ. Начинается машинный цикл подтверждения прерывания. Он имеет два автоматических такта ожидания, так что даже медленная логика будет иметь время, необходдимое для срабатывания. Если и этого времени недостаточно, то можно вставить дополнительные такты ожидания. Как только сигнал /IORQ принял низкий уровень (при низком /M1), внешняя схема должна поместить на шину данных вектор прерывания (см. пример).

      Вектор прерывания может иметь одну из трех форм, режим прерываний определяется програмно.
В режиме 0 вектор прерывания воспринимается как однобайтный объектный код команды, которая должна быть выполнена после цикла подтверждения прерывания. Рестарт в этом режиме возможен на следующие 8 адресов.

      4.6. Немаскируемые прерывания.

      Немаскируемое прерывание имеет более высокий приоритет, чем немаскируемое прерывание и захват шины. В остальном действия процессора аналогичны маскируемо прерыванию в режиме "1", но рестарт (RST) производится на адрес 0066h.

      4.7. Команда останова.

      После выполнения команды останова процессор Z80 выполняет последовательность пустых (NOP) команд, пока не получит запрос на прерывание или сброс. Запросы как маскируемого, так и немаскируемого прерываний анализируются по переднему фронту тактовой частоты в такте T4 каждого машинного цикла команды NOP. В течение состояния останова процесс регенерации динамической памяти продолжает выполняться, поэтому такое состояние процессора может продолжаться сколь угодно долго без опасности потери данных.

      Команды Z80 упорядоченные по следующим группам находятся в файле размером 128 кБ

      Команды Z80 упорядоченные по кодам находятся в файле размером 94 кБ

      Все напряжения даны относительно GND.

Вывод адреса до активизации /MREQ в циклах обращения к памяти:
Tacm = Tw(CH) + Tr - 75нс.

Вывод адреса до активизации /IORQ, /RD, /WR в циклах ввода-вывода:
Tac1 = Tс - 80нс.

Задержка адреса после снятия /RD, /WR:
Tca = Tw(CL) + Tr - 40нс.

Задержка адреса после снятия /RD, /WR, при переходе в третье состояние:
Tca = Tw(CL) + Tr - 60нс.

Вывод данных до активизации /WR в циклах обращения к памяти:
Tdcm = Tc - 210нс.

Вывод данных до активизации /WR в циклах ввода-вывода:
Tdcm = Tw(CL) + Tc - 210нс.

Задержка данных после снятия /WR:
Tcdf = Tw(CL) + Tc - 80нс.

Ширина импульса низкого уровня /MREQ:
Tw(MRL) = Tc - 40нс.

Ширина импульса высокого уровня /MREQ:
Tw(MRH) = Tw(CH) + Tr - 30нс.

Ширина импульса низкого уровня /WR:
Tw(WRL) = Tc - 40нс.

Вывод /M1 до активизации /IORQ в цикле подтверждения прерываний:
Tm1 = 2*Tc + Tw(CH) + Tr - 80нс.

Вывод адреса до активизации /MREQ в циклах обращения к памяти:
Tacm = Tw(CH) + Tr - 65нс.

Вывод адреса до активизации /IORQ, /RD, /WR в циклах ввода-вывода:
Tac1 = Tс - 70нс.

Задержка адреса после снятия /RD, /WR:
Tca = Tw(CL) + Tr - 50нс.

Задержка адреса после снятия /RD, /WR, при переходе в третье состояние:
Tca = Tw(CL) + Tr - 45нс.

Вывод данных до активизации /WR в циклах обращения к памяти:
Tdcm = Tc - 170нс.

Вывод данных до активизации /WR в циклах ввода-вывода:
Tdcm = Tw(CL) + Tc - 170нс.

Задержка данных после снятия /WR:
Tcdf = Tw(CL) + Tc - 70нс.

Ширина импульса низкого уровня /MREQ:
Tw(MRL) = Tc - 30нс.

Ширина импульса высокого уровня /MREQ:
Tw(MRH) = Tw(CH) + Tr - 20нс.

Ширина импульса низкого уровня /WR:
Tw(WRL) = Tc - 30нс.

Вывод /M1 до активизации /IORQ в цикле подтверждения прерываний:
Tm1 = 2*Tc + Tw(CH) + Tr - 65нс.

      Предельные значения даны при Ta=0-70^OC.

      На корпусе дополнительно может быть указано исполнение:
     C - керамический корпус;
     P - пластмассовый корпус;
     S - обычные условия эксплуатации (5В±5%, 0-70^OC.);
     E - расширенные условия эксплуатации (5В±5%, -40 +8^OC.);
     M - военное исполнение (5В±10%, -55 +12^OC.).

      Интенсивность отказов Lpo < 5*10^-8 в час.
      При средней электрической нагрузке (Ucc=5В±5% и Ta < 50^OC), нормальных климатических и мехонических воздействиях, средняя наработка на отказ составляет 200 000 часов.